ＡＬＬ

arithmetically-locked-loop (synthesizer)

算術演算同期ループ(信号発生器). 周波数発生器.
ａｒｉｔｈｍｅｔｉｃａｌｌｙ-ｌｏｃｋｅｄ-ｌｏｏｐ (ｓｙｎｔｈｅｓｉｚｅｒ); ａ ｆｒｅｑｕｅｎｃｙ ｓｙｎｔｈｅｓｉｚｅｒ; ａｎ ａｐｐｌｉｃａｔｉｏｎ ｏｆ ＤＳＰ(ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ) ｔｏ ＰＬＬ(ｐｈａｓｅ-ｌｏｃｋｅｄ-ｌｏｏｐ) ｓｙｎｔｈｅｓｉｚｅｒｓ;
[Ｃ:Ｅ:Ｉｎｄ].

丸善 「略語大辞典」 JLogosID : 11865508