ＭＩＰＳ

microprocessor interlocked pipeline stage (architecture)

マイクロプロセッサ インターロック パイプライン ステージ(アーキテクチャ).
ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｉｎｔｅｒｌｏｃｋｅｄ ｐｉｐｅｌｉｎｅ ｓｔａｇｅ (ａｒｃｈｉｔｅｃｔｕｒｅ); ａ ＣＰＵ(ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ ａｒｃｈｉｔｅｃｔｕｒｅ) ａｒｃｈｉｔｅｃｔｕｒｅ; ｅ.ｇ. ｉｎ Ｒ2000 ＣＰＵ;
[Ｃ:Ｉｎｄ].

丸善 「略語大辞典」 JLogosID : 11861136